ISBN 978-3-8439-1837-4

978-3-8439-1837-4, Reihe Elektronik

Yifan Wang
A Hierarchical Modeling and Virtual Prototyping Methodology for Functional Verification of RF Mixed-Signal SoCs

195 Seiten, Dissertation Rheinisch-Westfälische Technische Hochschule Aachen (2013), Softcover, A5

Zusammenfassung / Abstract

Der kommerzielle Erfolg von Wireless-SoCs einschließlich HF-Subsystemen – bedingt durch die ständige Weiterentwicklung der drahtlosen Konnektivität mit zunehmender Datenrate und die konsequente Entwicklung von Kosten- und Energie-effizienten vollständig integrierten Systemlösungen - führt zu einer schnell wachsenden Komplexität der aktuellen Systeme und Subsysteme geführt. Die bis vor einigen Jahren mögliche eindeutige Trennung zwischen analoger und digitaler Signalverarbeitung ist bei den so entstehenden Mixed-Signal-Systemen nicht mehr aufrechtzuerhalten. Es bedarf daher neuer Ansätze und Toolings im Bereich der Entwurfsverifikation, um die Funktionalität derart komplexer Systeme schon während einer frühen Entwicklungsphase sicherzustellen. Speziell für die Verifikation der HF-Subsysteme besteht die Herausforderung in der langen Simulationszeit von HF Schaltungsblöcken und die damit verbundene geringe Verifikationsabdeckung. Die Simulationszeit kann nur dadurch reduziert werden, wenn zu jedem analogen Block die passenden Modelle unterschiedlicher Abstraktion existiert und die finale Top-Level Verifikation des Gesamtsystems nur in Digital-Simulation stattfindet.

Ziel der Arbeit daher, eine Modellierungs- und Virtual Prototyp(VP)- Methodik für die funktionale Verifikation der modernen SoC-Systeme einschließlich Analog / HF-Subsystemen zu entwickeln und diese nahtlos in den bestehenden Entwurfsablauf einzubinden. Hierzu werden die Modellierungsverfahren und Kriterien in der Beschreibungssprache Verilog-AMS unter Verwendung der Ereignis-gesteuerten Simulatoren erarbeitet, um so die effiziente Top-Level Simulation durchführen zu können.

Desweiteren wird eine SystemC-basiertes Virtual-RF-Prototyping Verfahren dargestellt, Hierbei werden Pin-kompatiblen SystemC Modelle auf Datenbasis der Schaltung automatisch generiert. Die dadurch entstehenden RF VP können die Grenze der Abstraktionsebene von Verilog-AMS durch flexible, manuell definierte Signal-Typen überwinden. Somit können z.B. die HF-Signale durch das äquivalente Basisband-Signal ersetzt werden, um die Effizienz der Simulation signifikant weiter zu erhöhen. Zusätzlich ermöglicht der RF VP nicht nur die nahtlose Verbindung der System- und Schaltungs-Designs, sondern auch die gemeinsame Simulation der Hard- und Firmware.

Die Machbarkeit der vorgestellten Modellierungs- und Virtual Prototyping-Methodik wird durch drei verschiedene Anwendungsbeispiele aus Industrienahen Projekten nachgewiesen.